懸掛運(yùn)動(dòng)控制系統(tǒng)的設(shè)計(jì)

懸掛運(yùn)動(dòng)控制系統(tǒng)的設(shè)計(jì),懸掛,吊掛,運(yùn)動(dòng),控制系統(tǒng),設(shè)計(jì) 介紹AT89C52 功能特性概述： AT89C52是美國(guó)ATMEL公司生產(chǎn)的低電壓,高性能CMOS 8位單片機(jī),片內(nèi)含8k bytes的可反復(fù)擦寫的只讀程序存儲(chǔ)器（PEROM）和256 bytes的隨機(jī)存取數(shù)據(jù)存儲(chǔ)器（RAM），器件采用ATMEL公司的高密度、非易失性存儲(chǔ)技術(shù)生產(chǎn)，與標(biāo)準(zhǔn)MCS-51指令系統(tǒng)及8058產(chǎn)品引腳兼容，片內(nèi)置通用8位中央處理器（CPU）和Flash存儲(chǔ)單元，功能強(qiáng)大AT89C52單片機(jī)適合于許多較為復(fù)雜控制應(yīng)用場(chǎng)合。 AT89C52提供以下標(biāo)準(zhǔn)功能：8k字節(jié)Flash閃速存儲(chǔ)器，256字節(jié)內(nèi)部RAM，32個(gè)I/O口線，3個(gè)16位定時(shí)/計(jì)數(shù)器，一個(gè)6向量?jī)杉?jí)中斷結(jié)構(gòu)，一個(gè)全雙工串行通信口，片內(nèi)振蕩器及時(shí)鐘電路。同時(shí)，AT89C52可降至0Hz的靜態(tài)邏輯操作，并支持兩種軟件可選的節(jié)電工作模式?？臻e方式停止CPU的工作，但允許RAM，定時(shí)/計(jì)數(shù)器，串行通信口及中斷系統(tǒng)繼續(xù)工作。掉電方式保存RAM中的內(nèi)容，但振蕩器停止工作并禁止其它所有部件工作直到下一個(gè)硬件復(fù)位。 引腳功能說(shuō)明 Vcc：電源電壓 GND：地 P0口：P0口是一組8位漏極開路型雙向I/O口，也即地址/數(shù)據(jù)總線復(fù)用口。作為輸出口用時(shí)，每位能吸收電流的方式驅(qū)動(dòng)8個(gè)TTL邏輯門電路，對(duì)端口P0寫“1”時(shí)，可作為高陰抗輸入端用。 在訪問(wèn)外部數(shù)據(jù)存儲(chǔ)器或程序存儲(chǔ)器時(shí)，這組口線分時(shí)轉(zhuǎn)換地址（低8位）和數(shù)據(jù)總線復(fù)用，在訪問(wèn)期間激活內(nèi)部上拉電阻。 在Flash編程時(shí)，P0口接收指令字節(jié)，而在程序校驗(yàn)時(shí)，輸出指令字節(jié)，校驗(yàn)時(shí)，要求外接上拉電阻。 P1口：P1是一個(gè)帶內(nèi)部上拉電阻的8位雙向I/O口，P1的輸出緩沖可驅(qū)動(dòng)（吸收或輸出電流）4個(gè)TTL邏輯門電路。對(duì)端口寫“1”，通過(guò)內(nèi)部的上拉電阻把端口拉到高電平，此時(shí)可作輸入口。作輸入口使用時(shí)，因?yàn)閮?nèi)部存在上拉電阻，某個(gè)引腳被外部信號(hào)拉低時(shí)會(huì)輸出一個(gè)電流（IIL）。 與AT89C51不同之處是，P1.0和P1.1還可分別作為定時(shí)/計(jì)數(shù)器2的外部計(jì)數(shù)輸入（P1.0/T2）和輸入（P1.1/T2EX）。 Flash編程和程序校驗(yàn)期間，P1接收低收入位地址。 P2口：P2是一個(gè)帶有內(nèi)部上拉電阻的8位雙向I/O口，P2的輸出緩沖級(jí)可驅(qū)動(dòng)（吸收或輸出電流）4個(gè)TTL邏輯門電路。對(duì)端口P2寫“1”，通過(guò)內(nèi)部的上拉電阻把端口拉到高電平，此時(shí)可作輸入口，作輸入口使用時(shí)，因?yàn)閮?nèi)部存在上拉電阻，某個(gè)引腳被外部信號(hào)拉低時(shí)會(huì)輸出一個(gè)電流（IIL）。 在訪問(wèn)外部程序存儲(chǔ)器或16位地址的外部數(shù)據(jù)存儲(chǔ)器（例如執(zhí)行MOVX@DPTR指令）時(shí)，P2口送出高8位地址數(shù)據(jù)。在訪問(wèn)8位地址的外部數(shù)據(jù)存儲(chǔ)器（如執(zhí)行MOVX@RI指令）時(shí)，P2口輸出鎖存器的內(nèi)容。 Flash編程或校驗(yàn)時(shí)，P2亦接收高位地址和一些控制信號(hào)。 P3口：P3口是一組帶有內(nèi)部上拉電阻的8位雙向I/O口。P3口輸出緩沖級(jí)可驅(qū)動(dòng)（吸收或輸出電流）4個(gè)TTL邏輯電路。對(duì)P3口寫入“1”時(shí)，它們被內(nèi)部上拉電阻拉高并可作為輸入端口。此時(shí)，被外部低的P3口將用上拉電阻輸出電流（IIL）。 P3口除了作為一般的I/O口線外，更重要的用途是它的第二功能，如下所示： P3.0 RXD（串行輸入口） P3.1 TXD（串行輸出口） P3.2 （外中斷0） P3.3 （外中斷1） P3.4 T0 （定時(shí)/計(jì)數(shù)器0） P3.5 T1 （定時(shí)/計(jì)數(shù)器1） P3.6 （外部數(shù)據(jù)存儲(chǔ)器寫選通） P3.7 （外部數(shù)據(jù)存儲(chǔ)器讀選通） 此外，P3口還接收一些用于Flash閃速存儲(chǔ)器編和程序校驗(yàn)的控制信號(hào)。 RST：復(fù)位輸入。當(dāng)振蕩器工作時(shí)，RST引腳出現(xiàn)兩個(gè)機(jī)器周期以上高電平將使單片機(jī)復(fù)位。 ALE/：當(dāng)訪問(wèn)外部程序存儲(chǔ)器或數(shù)據(jù)存儲(chǔ)器時(shí)，ALE（地址鎖存允許）輸出脈沖用于鎖存地址的低8位字節(jié)。一般情況下，ALE仍以時(shí)鐘振蕩頻率的1/6輸出固定的脈沖信號(hào)。一般情況下，ALE仍以時(shí)鐘振蕩頻率的1/6輸出固定的脈沖信號(hào)，因此它可對(duì)外輸出時(shí)鐘或用于定時(shí)目的。要注意的是：每當(dāng)訪問(wèn)外部數(shù)據(jù)存儲(chǔ)器時(shí)將跳過(guò)一個(gè)ALE脈沖。 對(duì)Flash存儲(chǔ)器編程期間，該引腳還用于輸入編程脈沖（PROG）。 如有必要，可通過(guò)支特殊功能寄存器（SFR）區(qū)中的8EH單元的D0位置位，可禁止ALE操作。該位置位后，只有一條MOVX和MOVC指令才能將ALE激活。此外，該引腳會(huì)被微弱拉高，單片機(jī)執(zhí)行外部程序時(shí)，應(yīng)設(shè)置ALE禁止位無(wú)效。 ：程序儲(chǔ)存允許（）輸出是外部程序存儲(chǔ)器的讀選通信號(hào)，當(dāng)AT89C52由外部程序存儲(chǔ)器取指令（或數(shù)據(jù)）時(shí)，每個(gè)機(jī)器周期兩次有效，即輸出兩個(gè)脈沖。在此期間，當(dāng)訪問(wèn)外部數(shù)據(jù)存儲(chǔ)器，將跳過(guò)兩次信號(hào)。 /VPP：外部訪問(wèn)允許。欲使CPU公訪問(wèn)外部程序存儲(chǔ)器（地址為0000H-FFFFH），端必須保持低電平（接地）。需注意的是：如果加密位LB1被編程，復(fù)位時(shí)內(nèi)部會(huì)鎖存EA端態(tài)。 如EA端為高電平（接Vcc端），CPU則執(zhí)行內(nèi)部程序存儲(chǔ)器中的指令。 Flash存儲(chǔ)器編程時(shí)，該引腳加上+12V的編程允許電源Vpp，當(dāng)然這必須是該項(xiàng)器件是使用12V編程電壓Vpp。 XTAL1：振蕩器反相放大器的及內(nèi)部時(shí)鐘發(fā)生器的輸入端。 XTAL2；振蕩器反相放大器的輸入出端。 特殊功能寄存器： 在AT89C52片內(nèi)存儲(chǔ)器中，80H-FFH共128個(gè)單無(wú)為特殊功能寄存器（SFR）。 并非所有的地址都被定義，從80H-FFH共128個(gè)字節(jié)只有一部分被定義，還有相當(dāng)一部分沒(méi)有定義。對(duì)沒(méi)有定義的單元讀寫將是無(wú)效的，讀出的數(shù)值將不確定，而寫入的數(shù)據(jù)也將丟失。 不應(yīng)將數(shù)據(jù)“1”寫入未定義的單元，由于這些單元在將來(lái)的產(chǎn)品中可能賦予新的功能，在這種情況下，復(fù)位后這些單元數(shù)值總是“0”。 AT89C52除了與AT89C51所有的定時(shí)/計(jì)數(shù)器0和定時(shí)/計(jì)數(shù)器1外，還增加了一個(gè)定時(shí)/計(jì)數(shù)器2。定時(shí)/計(jì)數(shù)器2的控制和狀態(tài)位位于T2CON，T2MOD，寄存器對(duì)（RCA02H、RCAP2L）是定時(shí)器2在16位捕獲方式或16位自動(dòng)重裝載方式下的捕獲/自動(dòng)重裝載寄存器。 中斷寄存器： AT89C52有6個(gè)中斷源，2個(gè)中斷優(yōu)先級(jí)，IE寄存器控制各中斷位，IP寄存器中6個(gè)中斷源的每一個(gè)可定為2個(gè)優(yōu)先級(jí)。 數(shù)據(jù)存儲(chǔ)器： AT89C52有256個(gè)字節(jié)的內(nèi)部RAM，80H-FFH高128個(gè)字節(jié)與特殊功能寄存器（SFR）地址是重疊的，也就是高128字節(jié)的RAM和特殊功能寄存器的地址是相同的，但物理上它們是分開的。 當(dāng)一條指令訪問(wèn)7FH以上的內(nèi)部地址單元時(shí)，指令中使用的尋址方式是不同的，也即尋址方式塊是訪問(wèn)高128字節(jié)RAM還是訪問(wèn)特殊功能寄存器。如果指令是直接尋址方式則為訪問(wèn)特殊功能寄存器。 例如，下面的直接尋址指令訪問(wèn)特殊功能寄存器0A0H（即P2口）地址單無(wú)。 MOV 0A0H，#data 間接尋址指令訪問(wèn)高128字節(jié)RAM，例如，下面的間接尋址指令中，R0的內(nèi)容為0A0H，則訪問(wèn)數(shù)據(jù)字節(jié)地址為0A0H，而不是P2口（0A0H）。 MOV·R0，#data 堆棧操作也是間接尋址方式，所以，高128位數(shù)據(jù)RAM亦作為堆棧區(qū)使用。 定時(shí)器0和定時(shí)器1： AT89C52的定時(shí)器0和定時(shí)器1的工作方式與AT89C51相同。 定時(shí)器2： 定時(shí)器2是一個(gè)16位定時(shí)/計(jì)數(shù)器。它既或當(dāng)定時(shí)器使用，也可作為外部事件計(jì)數(shù)器使用，其工作方式由特殊功能寄存器T2CON的C/T2位選擇。定時(shí)器2有三種工作方式：捕獲方式，自動(dòng)重裝載（向上或向下計(jì)數(shù)）方式和波物率發(fā)生器方式，工作方式由T2CON的控制位來(lái)選擇。 定時(shí)器2由兩個(gè)8位寄存器TH2和TL2組成，在定時(shí)器工作方式中，每個(gè)機(jī)器周期TL2寄存器的值加1，由于一個(gè)機(jī)器周期由12個(gè)振蕩時(shí)鐘構(gòu)成，因此，計(jì)數(shù)速率為振蕩頻率1/12。 在計(jì)數(shù)工作方式時(shí)，當(dāng)T2引腳上外部輸入信號(hào)產(chǎn)生由1至0的下降沿時(shí)，寄存器的值加工能力，在這種工作方式下，每個(gè)機(jī)器周期的5SP2期間，對(duì)外部輸入進(jìn)行采樣。若在第一個(gè)機(jī)器周期中采到的值為了，而在下一個(gè)機(jī)器周期中采到的值為0，則在緊跟著的下一個(gè)周期的S3P1期間寄存器加工能力。由于識(shí)別1至誠(chéng)的跳變需要2個(gè)機(jī)器周期（24個(gè)振蕩周期），因此，最高計(jì)數(shù)速率為振蕩頻率的1/24。為確保采樣的正確性，要求輸入的電平在變化前至少保持一個(gè)完整周期的時(shí)間，以保證輸入信號(hào)到少被采樣一次。 出 自http://www.scmgroup.com/private/bin/indice/catalogo;jsessionid=FGAIKAPIJDLA?locale=en&marchioId=SCM Introduce of AT89C52 Description The AT89C52 is a low-power, high-performance CMOS 8-bit microcomputer with 8 Kbytes of Flash programmable and erasable read only memory (PEROM). The device is manufactured using Atmel’s high density nonvolatile memory technology and is compatible with the industry standard 80C51 and 80C52 instruction set and pinout. The on-chip Flash allows the program memory to be reprogrammed in-system or by a conventional nonvolatile memory programmer. By combining a versatile 8-bit CPU with Flash on a monolithic chip, the Atmel AT89C52 is a powerful microcomputer which provides a highly flexible and cost effective solution to many embedded control applications. The AT89C52 provides the following standard features: 8 Kbytes of Flash, 256 bytes of RAM, 32 I/O lines, three 16-bit timer/counters, a six-vector two-level interrupt architecture, a full duplex serial port, on-chip oscillator, and clock circuitry. In addition, the AT89C52 is designed with static logic for operation down to zero frequency and supports two software selectable power saving modes. The Idle Mode stops the CPU while allowing the RAM, timer/count-ers, serial port, and interrupt system to continue functioning. The Power Down Mode saves the RAM contents but freezes the oscillator, disabling all other chip functions until the next hardware reset. Pin Description VCC Supply voltage. GND Ground. Port 0 Port 0 is an 8-bit open drain bidirectional I/O port. As an output port, each pin can sink eight TTL inputs. When 1s are written to port 0 pins, the pins can be used as high-impedance inputs. Port 0 can also be configured to be the multiplexed low-order address/data bus during accesses to external program and data memory. In this mode, P0 has internal pullups. Port 0 also receives the code bytes during Flash programming and outputs the code bytes during program verification. External pullups are required during program verification. Port 1 Port 1 is an 8-bit bidirectional I/O port with internal pullups. The Port 1 output buffers can sink/source four TTL inputs. When 1s are written to Port 1 pins, they are pulled high by the internal pullups and can be used as inputs. As inputs, Port 1 pins that are externally being pulled low will source current (IIL) because of the internal pullups. In addition, P1.0 and P1.1 can be configured to be the timer/counter 2 external count input (P1.0/T2) and the timer/counter 2 trigger input (P1.1/T2EX), respectively, as shown in the following table. Alternate Functions Port Pin T2 (external count input to P1.0 Timer/Counter 2), clock-out T2EX (Timer/Counter 2 capture/reload P1.1 trigger and direction control) Port 1 also receives the low-order address bytes during Flash programming and program verification. Port 2 Port 2 is an 8-bitbidirectional I/O port with internal pull-ups. The port 2 output buffers can sink/source four TTL inputs. When 1s are written to Port 2 pins, they are pulled high by the internal pullups and can be used as inputs. As inputs, Port 2 pins that are externally being pulled low will source current (IIL) because of the internal pullups. Port 2 emits the high-order address byte during fetches from external program memory and during accesses to external data memory that use 16-bit addresses (MOVX @ DPTR). In this application, Port 2 uses strong internal pullups when emitting 1s. During accesses to external data memory that use 8-bit addresses (MOVX @ RI), Port 2 emits the contents of the P2 Special Function Register. Port 2 also receives the high-order address bits and some control signals during Flash programming and verification. Port 3 Port 3 is an 8-bit bidirectional I/O port with internal pullups. The Port 3 output buffers can sink/source four TTL inputs. When 1s are written to Port 3 pins, they are pulled high by the internal pullups and can be used as inputs. As inputs, Port 3 pins that are externally being pulled low will source current (IIL) because of the pullups. Port 3 also serves the functions of various special features of the AT89C51, as shown in the following table. Port Pin Alternate Functions P3.0 RXD (serial input port) P3.1 TXD (serial output port) P3.2 INT0 (external interrupt 0) P3.3 INT1 (external interrupt 1) P3.4 T0 (timer 0 external input) P3.5 T1 (timer 1 external input) P3.6 WR (external data memory write strobe) P3.7 RD (external data memory read strobe) Port 3 also receives some control signals for Flash programming and programming verification. RST Reset input. A high on this pin for two machine cycles while the oscillator is running resets the device. ALE/ Address Latch Enable is an output pulse for latching the low byte of the address during accesses to external memory. This pin is also the program pulse input (PROG) during Flash programming. In normal operation, ALE is emitted at a constant rate of 1/6 the oscillator frequency and may be used for external timing or clocking purposes. Note, however, that one ALE pulse is skipped during each access to external data memory. If desired, ALE operation can be disabled by setting bit 0 of SFR location 8EH. With the bit set, ALE is active only during a MOVX or MOVC instruction. Otherwise, the pin is weakly pulled high. Setting the ALE-disable bit has no effect if the microcrontroller is in external execution mode. PSEN Program Store Enable is the read strobe to external programmemory. When the AT89C52 is executing code from external program memory, PSEN is activated twice each machine cycle, except that two PSEN activations are skipped during each access to external data memory. EA/VPP External Access Enable. EA must be strapped to GND in order to enable the device to fetch code from external program memory locations starting at 0000H up to FFFFH. Note, however, that if lock bit 1 is programmed, EA will be internally latched on reset. EA should be strapped to VCC for internal program executions. This pin also receives the 12-volt programming enable voltage (VPP) during Flash programming when 12-volt programming is selected. XTAL1 Input to the inverting oscillator amplifier and input to the internal clock operating circuit. XTAL2 Output from the inverting oscillator amplifier. Special Function Registers A map of the on-chip memory area called the Special Function Register (SFR). Note that not all of the addresses are occupied, and unoccupied addresses may not be implemented on the chip. Read accesses to these addresses will in general return random data, and write accesses will have an indeterminate effect. User software should not write 1s to these unlisted locations, since they may be used in future products to invoke new features. In that case, the reset or inactive values of the new bits will always be 0. Timer 2 Registers Control and status bits are contained in registers T2CON and T2MOD for Timer 2. The register pair (RCAP2H, RCAP2L) are the Capture/Reload registers for Timer 2 in 16-bit capture mode or 16-bit auto-reload mode. Interrupt Registers The individual interrupt enable bits are in the IE register. Two priorities can be set for each of the six interrupt sources in the IP register. Data Memory The AT89C52 implements 256 bytes of on-chip RAM. The upper 128 bytes occupy a parallel address space to the Special Function Registers. That means the upper 128 bytes have the same addresses as the SFR space but are physically separate from SFR space. When an instruction accesses an internal location above address 7FH, the address mode used in the instruction specifies whether the CPU accesses the upper 128 bytes of RAM or the SFR space. Instructions that use direct addressing access SFR space. For example, the following direct addressing instruction accesses the SFR at location 0A0H (which is P2). MOV 0A0H, #dataInstructions that use indirect addressing access the upper 128bytes of RAM. For example, the following indirect addressinginstruction, where R0 contains 0A0H, accesses the data byte ataddress 0A0H, rather than P2 (whose address is 0A0H).MOV @R0, #dataNote that stack operations are examples of indirect addressing,so the upper 128 bytes of data RAM are available as stack space . Timer 0 and 1 Timer 0 and Timer 1 in the AT89C52 operate the same way as Timer 0 and Timer 1 in the AT89C51. Timer 2 Timer 2 is a 16-bit Timer/Counter that can operate as either a timer or an event counter. The type of operation is selected by bit C/T2 in the SFR T2CON (shown in Table 2). Timer 2 has three operating modes: capture, auto-reload (up or down counting), and baud rate generator. The modes are selected by bits in T2CON. Timer 2 consists of two 8-bit registers, TH2 and TL2. In the Timer function, the TL2 register is incremented every machine cycle. Since a machine cycle consists of 12 oscillator periods, the count rate is 1/12 of the oscillator frequency. In the Counter function, the register is incremented in response to a l-to-0 transition at its corresponding external input pin, T2. In this function, the external input is sampled during S5P2 of every machine cycle. When the samples show a high in one cycle and a low in the next cycle, the count is incremented. The new count value appears in the register during S3P1 of the cycle following the one in which the transition was detected. Since two machine cycles (24 oscillator periods) are required to recognize a 1-to-0 transition, the maximum count rate is 1/24 of the oscillator frequency. To ensure that a given level is sampled at least once before it changes, the level should be held for at least one full machine cycle. Get from http://www.scmgroup.com/private/bin/indice/catalogo;jsessionid=FGAIKAPIJDLA?locale=en&marchioId=SCM Xx大學(xué) 畢業(yè)設(shè)計(jì)外文資料翻譯 學(xué) 院： 計(jì)算機(jī)科學(xué)技術(shù)學(xué)院 專 業(yè)： 計(jì)算機(jī)科學(xué)與技術(shù)(工) 班 級(jí)： 學(xué) 號(hào)： 姓 名： 指導(dǎo)教師： 　　　 二○○六 年 五 月 十六 日 譯文題目： 介紹AT98C52 原文題目： Introduce of AT89C52 　 原文出處： http://www.scmgroup.com 北華大學(xué)計(jì)算機(jī)學(xué)院本科生畢業(yè)論文開題報(bào)告 專業(yè)名稱 計(jì)算機(jī)科學(xué)與技術(shù) （理工）類 方 向 硬件/軟件綜合設(shè)計(jì) 指導(dǎo)教師 學(xué) 生 論文題目 懸掛運(yùn)動(dòng)控制系統(tǒng) 開題報(bào)告日期 2006年4月10日 開 題 報(bào) 告 內(nèi) 容 選題背景、依據(jù)。（選題經(jīng)過(guò)，國(guó)內(nèi)外動(dòng)態(tài)，初步設(shè)想及突破點(diǎn)等） 1.選題依據(jù)（選題經(jīng)過(guò)，國(guó)內(nèi)外動(dòng)態(tài)，初步設(shè)想及突破點(diǎn)等） 隨著社會(huì)的發(fā)展、科技的進(jìn)步以及人們生活水平的逐步提高，各種方便于生活的自動(dòng)控制系統(tǒng)開始進(jìn)入了人們的生活，以單片機(jī)為核心的自動(dòng)門系統(tǒng)就是其中之一。同時(shí)也標(biāo)志了自動(dòng)控制領(lǐng)域成為了數(shù)字化時(shí)代的一員。它實(shí)用性強(qiáng)，功能齊全，技術(shù)先進(jìn)，使人們相信這是科技進(jìn)步的成果。它更讓人類懂得，數(shù)字時(shí)代的發(fā)展將改變?nèi)祟惖纳?，將加快科學(xué)技術(shù)的發(fā)展。 通過(guò)對(duì)“微機(jī)控制自動(dòng)門系統(tǒng)”的研究和設(shè)計(jì)，精心撰寫了微機(jī)控制自動(dòng)門系統(tǒng)論文。本論文著重闡述了以單片機(jī)為主體，LED點(diǎn)陣顯示芯片及步進(jìn)電機(jī)為核心的系統(tǒng)。 本設(shè)計(jì)主要應(yīng)用AT89C51作為控制核心，LED點(diǎn)陣顯示芯片、步進(jìn)電機(jī)、壓力傳感器、電位器相結(jié)合的系統(tǒng)。充分發(fā)揮了單片機(jī)的性能。其優(yōu)點(diǎn)硬件電路簡(jiǎn)單，軟件功能完善，控制系統(tǒng)可靠，性價(jià)比較高等特點(diǎn)，具有一定的使用和參考價(jià)值。 2.課題突破點(diǎn) 本次設(shè)計(jì)的懸掛運(yùn)動(dòng)控制系統(tǒng)在單片機(jī)控制領(lǐng)域有著重要的作用，實(shí)現(xiàn)了單片機(jī)對(duì)電動(dòng)機(jī)的控制，并且可以與微機(jī)通信，對(duì)以后的單片機(jī)開發(fā)提供了一定基礎(chǔ)。 步進(jìn)電機(jī)是將電脈沖信號(hào)轉(zhuǎn)變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元件。在非超載的情況下，電機(jī)的轉(zhuǎn)速、停止的位置只取決于脈沖信號(hào)的頻率和脈沖數(shù)，而不受負(fù)載變化的影響，即給電機(jī)加一個(gè)脈沖信號(hào)，電機(jī)則轉(zhuǎn)過(guò)一個(gè)步距角。這一線性關(guān)系的存在，加上步進(jìn)電機(jī)只有周期性的誤差而無(wú)累積誤差等特點(diǎn)。使得在速度、位置等控制領(lǐng)域用步進(jìn)電機(jī)來(lái)控制變的非常的簡(jiǎn)單。 雖然步進(jìn)電機(jī)已被廣泛地應(yīng)用，但步進(jìn)電機(jī)并不能象普通的直流電機(jī)，交流電機(jī)在常規(guī)下使用。它必須由雙環(huán)形脈沖信號(hào)、功率驅(qū)動(dòng)電路等組成控制系統(tǒng)方可使用。 理論上和實(shí)踐上的意義及可行性論述。 1．理論上的意義 懸掛運(yùn)動(dòng)控制系統(tǒng)中不僅運(yùn)用了單片機(jī)技術(shù)，而且還有數(shù)學(xué)和物理學(xué)的知識(shí)。在本系統(tǒng)中，繪制幾何圖形時(shí)，單憑簡(jiǎn)單的方法無(wú)法實(shí)現(xiàn)，必須進(jìn)行數(shù)學(xué)建模，將單片機(jī)程序設(shè)計(jì)與數(shù)學(xué)相結(jié)合。體現(xiàn)出了這種交義學(xué)科的特點(diǎn)。 2．實(shí)踐上的意義 懸掛運(yùn)動(dòng)控制系統(tǒng)研制的成功對(duì)其他單片機(jī)系統(tǒng)開發(fā)提供了很多基礎(chǔ)模塊，它包括了LCD顯示器的驅(qū)動(dòng)，4x4矩陣鍵盤的設(shè)計(jì)，電機(jī)的驅(qū)動(dòng)，等多項(xiàng)軟、硬件模塊，為其它單片機(jī)開發(fā)鋪設(shè)了快捷的道路。 3．可行性論證 此系統(tǒng)所提出的功能，可以通過(guò)一定的構(gòu)思和計(jì)算之后實(shí)現(xiàn)，充份利用單片機(jī)的各個(gè)端口，合理的設(shè)計(jì)各外設(shè)部件，使用逐點(diǎn)比較法建立繪制圓形和直線的數(shù)學(xué)模型。 論文撰寫過(guò)程中擬采取的方法和手段 論文寫作，應(yīng)該結(jié)構(gòu)合理，層次清楚，重點(diǎn)突出，文字簡(jiǎn)練、通順。論文撰寫之前，應(yīng)進(jìn)行必要的理論準(zhǔn)備，它是形成論點(diǎn)和論據(jù)的必要條件，要掌握相關(guān)的方法論知識(shí)，還要掌握與其相關(guān)的其他學(xué)科的知識(shí)，還要詳盡地占有資料。然后，對(duì)搜集到的資料進(jìn)行整理，辨析資料的適用性、全面性和真實(shí)性。 開環(huán)數(shù)字控制方式 開環(huán)數(shù)字程序控制方式,即沒(méi)有反饋系統(tǒng)，此種控制方式與上面的控制方式少了反饋電路。單片機(jī)通過(guò)特定的算法計(jì)算出物體的坐標(biāo)，并控制電機(jī)的轉(zhuǎn)動(dòng)來(lái)控制物體往坐標(biāo)進(jìn)發(fā)，在此過(guò)程中單片機(jī)不斷計(jì)算，不斷調(diào)整電機(jī)的轉(zhuǎn)速和方向使懸掛物體做一定路線的移動(dòng)。但其缺點(diǎn)是，電路復(fù)雜，不但要求要有A/D電路，光電探測(cè)電路，還要其電路要做得十分精確。任何一個(gè)電路設(shè)計(jì)得不好，也會(huì)使物體運(yùn)動(dòng)產(chǎn)生很大的偏差單片機(jī)由輸入的數(shù)據(jù)來(lái)計(jì)算物體要移動(dòng)的距離，直接發(fā)出控制脈沖來(lái)控制電機(jī)的轉(zhuǎn)動(dòng)，進(jìn)而控制物體的運(yùn)動(dòng)方向。由于少了反饋電路，系統(tǒng)的精度只與單片機(jī)所采用的算法準(zhǔn)確性有關(guān)，此種方式電路結(jié)構(gòu)簡(jiǎn)單，成本低且易于調(diào)整和維護(hù)，是一種較理想的方式。 寫 作 提 綱 1.選題背景，說(shuō)明課題的來(lái)源、目的、意義、應(yīng)解決的主要問(wèn)題及達(dá)到的技術(shù)要求；課題在國(guó)內(nèi)外發(fā)展的概況以及存在的問(wèn)題，和本設(shè)計(jì)課題的指導(dǎo)思想。 2.方案論證，說(shuō)明設(shè)計(jì)原理并進(jìn)行可行性分析和需求分析，比較選擇方案并進(jìn)行方案歸總。闡述設(shè)計(jì)方案的特點(diǎn)及采用方案的理由。 3.設(shè)計(jì)論述，對(duì)系統(tǒng)項(xiàng)目的詳細(xì)設(shè)計(jì)過(guò)程及表述。過(guò)程清晰，邏輯合理，層次分明，表達(dá)確切。 4.結(jié)果分析，對(duì)詳細(xì)設(shè)計(jì)過(guò)程中所獲得的數(shù)據(jù)、現(xiàn)象等進(jìn)行單元測(cè)試和總體測(cè)試，得出合理結(jié)果和推論。 5.對(duì)系統(tǒng)總體設(shè)計(jì)工作進(jìn)行歸納和綜合，闡述本課題項(xiàng)目研究中尚存在的問(wèn)題及進(jìn)一步開展研究的見解和建議。 畢 業(yè) 論 文 進(jìn) 度 安 排 1．搜集資料、準(zhǔn)備開題報(bào)告 3.26之前 2．開題、系統(tǒng)分析 3.27 ~ 4.10 3．系統(tǒng)概要設(shè)計(jì) 4.10 ~ 4.15 4．系統(tǒng)詳細(xì)設(shè)計(jì) 4.20~4.30 5．系統(tǒng)實(shí)現(xiàn) 5.1~5.23 6．系統(tǒng)測(cè)試 5.24~5.31 7．撰寫、修改論文 6.1~6.10 8．準(zhǔn)備答辯、答辯 6.11~6.16 指導(dǎo)教師 意 見 簽名： 年 月 日 系 主 任 意 見 系主任簽名： 年 月 日 注：紙張?zhí)顚懖粔蚩闪砑痈巾?yè)。