電大新版電工電子技術(shù)形成性考核作業(yè)(四)及答案

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1電工電子技術(shù)形成性考核冊參考答案電工電子技術(shù)作業(yè) 4一、單項(xiàng)選擇題1、邏輯函數(shù)表示方法中具有唯一性的是（ A ） 。A.真值表 B.表達(dá)式 C.邏輯圖 D.卡諾圖2、下列器件中，屬于組合邏輯電路的是（ B ） 。A.加法器和計(jì)數(shù)器 B.編碼器和數(shù)據(jù)選擇器C.譯碼器和寄存器 D.計(jì)數(shù)器和定時(shí)器3、二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)長度為 16，利用置數(shù)功能，可構(gòu)成長度為（ A ）的其他進(jìn)制計(jì)數(shù)器。A.小于 16 B.大于 16 C.等于 16 D.任意4、D/A 轉(zhuǎn)換器，其分辨率數(shù)值（ C ） ，分辨能力（ C ） ，且分辨率與滿刻度輸出電壓（ C ） 。A.越大，越高，有關(guān) B. 越小，越低，有關(guān)C.越小，越高，無關(guān) D. 越小，越低，無關(guān)二、判斷題1、數(shù)字電路中某器件管腳的高、低電位，只能與邏輯代數(shù)中的邏輯變量值1、0 相對應(yīng)。 （ √ ）2、在門電路器件中， “74”指該器件為 TTL 電路類型、 “40”指該器件為CMOS 電路類型。 （ √ ）3、時(shí)序電路工作特點(diǎn)是：任意時(shí)刻的輸出狀態(tài)，不僅取決于當(dāng)前輸入，而且與前一時(shí)刻的電路狀態(tài)有關(guān)。 （ √ ）4、555 定時(shí)器，常用于模擬與數(shù)字混合使用的場合，其應(yīng)用范圍是對波形進(jìn)行整形。 （ √ ）三、簡答題1. 對于或門、或非門，它們的多余輸入端應(yīng)當(dāng)如何處理？對于與門、與非門，它們的多余輸入端又應(yīng)當(dāng)如何處理？對于 CMOS 電路多余輸入端是否不允許懸空？2答：對于或門、或非門電路，它們的多余輸入端應(yīng)當(dāng)接低電位；與門、與非門，多余輸入端應(yīng)當(dāng)接高電位。 （對于 TTL 電路輸入端懸空相當(dāng)于高電位）CMOS 電路輸入端不允許懸空。2. 組合邏輯電路的邏輯功能和電路結(jié)構(gòu)的特點(diǎn)是什么？答：組合邏輯電路的特點(diǎn)是：從邏輯功能上看：輸出只與當(dāng)時(shí)輸入的邏輯值有關(guān)，而與該時(shí)刻之前的輸入及電路狀態(tài)均無關(guān)，或稱其沒有記憶功能。從電路結(jié)構(gòu)上看，構(gòu)成組合邏輯電路的各門電路之間沒有反饋環(huán)路。3. 主從型 JK 觸發(fā)器，在 CP 上升沿的作用下，其動(dòng)作有何特點(diǎn)？答：主從型觸發(fā)器，又稱為電位觸發(fā)型方式，其動(dòng)作特點(diǎn)是：時(shí)鐘 CP 上升沿到來前一刻瞬間，J、K 接收輸入信號，并要求在 CP=1 期間，輸入狀態(tài)保持穩(wěn)定。時(shí)鐘下降沿到來后產(chǎn)生輸出。4. 邊沿型 JK 觸發(fā)器，在 CP 脈沖信號的作用下，其動(dòng)作有何特點(diǎn)？（分為負(fù)邊沿、正邊沿兩種情形）答：負(fù)邊沿型（下降沿觸發(fā)型）：CP 下降沿到來的前一刻瞬間，J、K 接收輸入；CP 下降沿到來后產(chǎn)生輸出。正邊沿型（上升沿觸發(fā)型）：CP 上升沿到來前一刻瞬間，J、K 接收輸入；CP 上升沿到來后產(chǎn)生輸出。三、 綜合題 1. 一個(gè)三位二進(jìn)制數(shù)碼由高位至低位分別送至電路的三個(gè)輸入端，要求三位數(shù)碼中有奇數(shù)個(gè) 1 時(shí)，電路輸出為 1，否則為 0。試畫出邏輯圖。解：（1）根據(jù)提出的邏輯功能要求，列出真值表如下表。A B C F000011110011001101010101011010013（2）根據(jù)真值表列寫出函數(shù)表達(dá)式F= ABCCBA??= )()(上式中= = =?(CA?所以 F= )()(ABA??=B⊕A⊕C（3） 畫邏輯圖由表達(dá)式可畫出邏輯圖如下圖所示，它由兩個(gè)異或門構(gòu)成。3.分析圖 1 組合邏輯電路，寫出邏輯函數(shù) FI、F2、F3、的表達(dá)式，并指出其邏輯功能。解：F1=A.B F3=A.B F2=AB+AB 其邏輯功能是實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的比較功能。5.由中規(guī)模計(jì)數(shù)器 74161 構(gòu)成的計(jì)數(shù)電路如下圖所示。設(shè)計(jì)數(shù)器的初態(tài)為0，即 QDQCQBQA=0000， （ 1）繪出其計(jì)數(shù)狀態(tài)圖， （2）分析其計(jì)數(shù)長度是多少？FCBA =1=14解：設(shè)計(jì)數(shù)器的初態(tài)為 0，即 QDQCQBQA=0000，繪出其計(jì)數(shù)狀態(tài)圖如下 0000->0001->0010->0011->0100->0101->0110->0111->1000->1001->1010->1011->由于計(jì)數(shù)器的循環(huán)計(jì)數(shù)狀態(tài)共有 7 個(gè)，即計(jì)數(shù)長度為 7，是一個(gè)七進(jìn)制加法計(jì)數(shù)器。