2、組合邏輯電路(半加器全加器及邏輯運(yùn)算)【沐風(fēng)教學(xué)】

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1、實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）實(shí)驗(yàn)二實(shí)驗(yàn)二組合邏輯電路組合邏輯電路1.掌握組合邏輯電路的功能測(cè)試；掌握組合邏輯電路的功能測(cè)試；2.驗(yàn)證半加器、全加器的邏輯功能；驗(yàn)證半加器、全加器的邏輯功能；3.學(xué)會(huì)二進(jìn)制的運(yùn)算規(guī)律。學(xué)會(huì)二進(jìn)制的運(yùn)算規(guī)律。一、實(shí)驗(yàn)?zāi)康囊?、?shí)驗(yàn)?zāi)康?優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）二、實(shí)驗(yàn)儀器二、實(shí)驗(yàn)儀器 1 1、數(shù)字電路實(shí)驗(yàn)箱一臺(tái)、數(shù)字電路實(shí)驗(yàn)箱一臺(tái) 2 2、器件、器件 74LS00 二輸入端四與非門(mén)二輸入端四與非門(mén) 3片片 74LS86 二輸入端四異或

2、門(mén)二輸入端四異或門(mén) 1片片 74LS54 四組輸入與或非門(mén)四組輸入與或非門(mén) 1片片2優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）三、必須掌握的知識(shí)點(diǎn)三、必須掌握的知識(shí)點(diǎn) 3優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）數(shù)字邏輯電路分為兩大類(lèi)：數(shù)字邏輯電路分為兩大類(lèi)：1、組合組合邏輯電路；邏輯電路；2、時(shí)序時(shí)序邏輯電路。邏輯電路。組合組合邏輯電路特點(diǎn)：電路當(dāng)前得輸出僅取決于邏輯電路特點(diǎn)：電路當(dāng)前得輸出僅取決于當(dāng)前當(dāng)前的的輸入信號(hào)，輸出信號(hào)隨輸入信號(hào)的變化而改變，輸入信號(hào)，輸出信號(hào)隨輸入信號(hào)的

3、變化而改變，與電與電路原來(lái)的狀態(tài)無(wú)關(guān)，路原來(lái)的狀態(tài)無(wú)關(guān)，這種電路無(wú)記憶功能。這就是組這種電路無(wú)記憶功能。這就是組合邏輯電路在邏輯功能上的共同特點(diǎn)。合邏輯電路在邏輯功能上的共同特點(diǎn)。三、必須掌握的知識(shí)點(diǎn)三、必須掌握的知識(shí)點(diǎn) 4優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）從給定組合邏輯電路圖找出輸出和輸入之間的從給定組合邏輯電路圖找出輸出和輸入之間的邏輯關(guān)系邏輯關(guān)系,分析其邏輯功能。分析其邏輯功能。（1）根據(jù)給定邏輯電路圖）根據(jù)給定邏輯電路圖,從電路的輸入到輸出從電路的輸入到輸出 逐級(jí)寫(xiě)出輸出變量對(duì)應(yīng)輸入變量的邏輯表達(dá)式。逐級(jí)寫(xiě)出輸出變量對(duì)應(yīng)輸

4、入變量的邏輯表達(dá)式。（2）由寫(xiě)出的邏輯邏輯表達(dá)式）由寫(xiě)出的邏輯邏輯表達(dá)式,列出真值表。列出真值表。（3）從邏輯表達(dá)式或真值表）從邏輯表達(dá)式或真值表.分析出組合邏輯電路的分析出組合邏輯電路的 邏輯功能。邏輯功能。三、必須掌握的知識(shí)點(diǎn)三、必須掌握的知識(shí)點(diǎn) 5優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）三、必須掌握的知識(shí)點(diǎn)三、必須掌握的知識(shí)點(diǎn) 將文字描述的邏輯命題，轉(zhuǎn)換為真值表：將文字描述的邏輯命題，轉(zhuǎn)換為真值表：a a、分析事件的、分析事件的因果關(guān)系因果關(guān)系，確定輸入和輸出變量。一般總是把引起事件的，確定輸入和輸出變量。一般總是把引起事件的原因

5、定為輸入變量原因定為輸入變量，把引起事件的，把引起事件的結(jié)果定為輸出變量結(jié)果定為輸出變量；b b、定義邏輯狀態(tài)的含義，即給定義邏輯狀態(tài)的含義，即給0 0，1 1邏輯狀態(tài)賦值，確定邏輯狀態(tài)賦值，確定0 0，1 1 分別代表輸入、輸出變量的兩種不同狀態(tài)；分別代表輸入、輸出變量的兩種不同狀態(tài)；c c、根據(jù)因果、根據(jù)因果關(guān)系列出真值表。關(guān)系列出真值表。由真值表寫(xiě)出邏輯表達(dá)式，并進(jìn)行化簡(jiǎn)?；?jiǎn)形式應(yīng)根據(jù)由真值表寫(xiě)出邏輯表達(dá)式，并進(jìn)行化簡(jiǎn)。化簡(jiǎn)形式應(yīng)根據(jù)所選門(mén)電路而定所選門(mén)電路而定 ；畫(huà)出邏輯電路圖。畫(huà)出邏輯電路圖。6優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及

6、邏輯運(yùn)算）三、必須掌握的知識(shí)點(diǎn)三、必須掌握的知識(shí)點(diǎn) 兩個(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無(wú)論是加、減、乘、除，兩個(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無(wú)論是加、減、乘、除，在計(jì)算機(jī)中都是化做若干步加法運(yùn)算進(jìn)行的。因此，加在計(jì)算機(jī)中都是化做若干步加法運(yùn)算進(jìn)行的。因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。半加器：半加器：不考慮低位來(lái)的進(jìn)位不考慮低位來(lái)的進(jìn)位加法叫半加；能完成半加加法叫半加；能完成半加功能的電路叫半加器。功能的電路叫半加器。全加器：全加器：考慮低位來(lái)的進(jìn)位加法稱為全加考慮低位來(lái)的進(jìn)位加法稱為全加。能完成全加。能完成全加功能的電路叫全加器。功能的電路叫全加器。7優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)

7、二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）半加器半加器A加數(shù)加數(shù)B被加數(shù)被加數(shù)CO進(jìn)位輸出進(jìn)位輸出S半加和半加和進(jìn)位輸進(jìn)位輸入入iC加數(shù)加數(shù)A全加和全加和全加器全加器進(jìn)位輸進(jìn)位輸出出被加數(shù)被加數(shù)SoCB8優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）（1 1）1 1位半加器（位半加器（Half Adder）不考慮低位進(jìn)位，將兩個(gè)不考慮低位進(jìn)位，將兩個(gè)1 1位二進(jìn)制數(shù)位二進(jìn)制數(shù)A、B相加的器件。相加的器件。半加器的真值表半加器的真值表 邏輯表達(dá)式邏輯表達(dá)式1000C011110101000SBA 半加器的真

8、值表 A B=1&C=AB BAS BABAS+如用與非門(mén)實(shí)現(xiàn)最少要幾個(gè)門(mén)?C=AB 邏輯圖9優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）（2 2）全加器（全加器（Full Adder）1110100110010100全加器真值表 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 111011101001110

9、010100000CSCBA10優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）iiiii CBAABCCBACBACBAS+iiio)(CBAABBCACBAABC+S A B Ci Co BA iCBA AB i)(CBA 1 CO CO A B S CO Ci C O C I 于是可得全加器的邏輯表達(dá)式為11優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）加法器的應(yīng)用加法器的應(yīng)用1110100110010100全加器真值表 111011101001110010100000CSCBAABC有

10、奇數(shù)個(gè)有奇數(shù)個(gè)1時(shí)時(shí)S為為1；ABC有偶數(shù)個(gè)有偶數(shù)個(gè)1和全為和全為0時(shí)時(shí)S為為0。-用全加器組成三位二進(jìn)制代碼用全加器組成三位二進(jìn)制代碼奇偶校驗(yàn)器奇偶校驗(yàn)器12優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）選擇選擇74007400兩片連接如下電路；兩片連接如下電路；A A、B B、C C接電平開(kāi)關(guān)，接電平開(kāi)關(guān)，Y1Y1、Y2Y2接電接電平顯示發(fā)光管，改變平顯示發(fā)光管，改變A A、B B、C C的狀態(tài)填表，的狀態(tài)填表，并寫(xiě)出并寫(xiě)出Y1Y1、Y2Y2的邏輯的邏輯表達(dá)式；表達(dá)式；將運(yùn)算結(jié)果與實(shí)驗(yàn)結(jié)果比較。將運(yùn)算結(jié)果與實(shí)驗(yàn)結(jié)果比較。四、實(shí)驗(yàn)內(nèi)容四、實(shí)

11、驗(yàn)內(nèi)容 13優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）LED顯示顯示邏輯電平邏輯電平四、實(shí)驗(yàn)內(nèi)容四、實(shí)驗(yàn)內(nèi)容 14優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）在實(shí)驗(yàn)箱上用異或門(mén)和與非門(mén)組成如下電路，輸入接電在實(shí)驗(yàn)箱上用異或門(mén)和與非門(mén)組成如下電路，輸入接電平開(kāi)關(guān)，輸出端平開(kāi)關(guān)，輸出端Y Y、Z Z接電平顯示發(fā)光二極管；改變輸入接電平顯示發(fā)光二極管；改變輸入狀態(tài)，記錄輸出結(jié)果。狀態(tài)，記錄輸出結(jié)果。四、實(shí)驗(yàn)內(nèi)容四、實(shí)驗(yàn)內(nèi)容 15優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合

12、邏輯電路（半加器全加器及邏輯運(yùn)算）寫(xiě)出以下電路的邏輯表達(dá)式；寫(xiě)出以下電路的邏輯表達(dá)式；根據(jù)表達(dá)式列出真值表；根根據(jù)表達(dá)式列出真值表；根據(jù)真值表畫(huà)邏輯函數(shù)的卡諾圖；連接電路，根據(jù)不同的輸入狀據(jù)真值表畫(huà)邏輯函數(shù)的卡諾圖；連接電路，根據(jù)不同的輸入狀態(tài)，記錄輸出結(jié)果。態(tài)，記錄輸出結(jié)果。16優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）寫(xiě)出用異或門(mén)、與或非門(mén)、非門(mén)組成全加器的邏輯表達(dá)式；寫(xiě)出用異或門(mén)、與或非門(mén)、非門(mén)組成全加器的邏輯表達(dá)式；連接電路，注意連接電路，注意與或非門(mén)不用的輸入端接地與或非門(mén)不用的輸入端接地；根據(jù)不同的輸入狀態(tài)，記錄輸出結(jié)果。根據(jù)

13、不同的輸入狀態(tài)，記錄輸出結(jié)果。=1=1&1&SCOABC1425326122113316。74LS8674LS5474LS00注意：注意：74LS543或或4或或5接地，接地，9或或10或或11接地接地17優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）五、實(shí)驗(yàn)報(bào)告五、實(shí)驗(yàn)報(bào)告1、整理實(shí)驗(yàn)數(shù)據(jù)、圖表并對(duì)實(shí)驗(yàn)結(jié)果、整理實(shí)驗(yàn)數(shù)據(jù)、圖表并對(duì)實(shí)驗(yàn)結(jié)果 進(jìn)行分析討論。進(jìn)行分析討論。2、總結(jié)組合邏輯電路的分析方法。、總結(jié)組合邏輯電路的分析方法。關(guān)于懸空的問(wèn)題關(guān)于懸空的問(wèn)題無(wú)論是無(wú)論是TTL還是還是CMOS多余或暫時(shí)不用的輸入端不能懸空，可按以（多余或暫時(shí)不

14、用的輸入端不能懸空，可按以（1）與其它輸）與其它輸入端并聯(lián)使用。（入端并聯(lián)使用。（2）將不用的輸入端按照電路功能要求接）將不用的輸入端按照電路功能要求接電源或接地。比如將與門(mén)、與非門(mén)的多余輸入端接電源，電源或接地。比如將與門(mén)、與非門(mén)的多余輸入端接電源，將或門(mén)、或非門(mén)的多余輸入端接地。將或門(mén)、或非門(mén)的多余輸入端接地。18優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）下次預(yù)習(xí)內(nèi)容實(shí)驗(yàn)三實(shí)驗(yàn)三 觸發(fā)器（一）觸發(fā)器（一）RS，D，JK19優(yōu)講課堂實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路（半加器全加器及邏輯運(yùn)算）組合邏輯電路（半加器全加器及邏輯運(yùn)算）六、實(shí)驗(yàn)結(jié)束六、實(shí)驗(yàn)結(jié)束 1 1、整理好工具，把連接線拉直并整齊放到一起；、整理好工具，把連接線拉直并整齊放到一起；2 2、關(guān)閉所用儀器電源開(kāi)關(guān)、把儀器放好；、關(guān)閉所用儀器電源開(kāi)關(guān)、把儀器放好；（探頭不用拔掉）（探頭不用拔掉）3 3、整理好抽屜方可離開(kāi)；、整理好抽屜方可離開(kāi)；4 4、清理個(gè)人周?chē)l(wèi)生。、清理個(gè)人周?chē)l(wèi)生。請(qǐng)大家自覺(jué)遵守！謝謝！請(qǐng)大家自覺(jué)遵守！謝謝！20優(yōu)講課堂