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1、1、 FPGA技術(shù)簡介
現(xiàn)場可編程門陣列FPGA是80年代末開始使用的大規(guī)?？删幊虜?shù)字IC器件，它充分利用EDA技術(shù)進行器件的開發(fā)與應(yīng)用。用戶借助于計算機不僅能自行設(shè)計自己的專用集成電路芯片，還可在計算機上進行功能仿真和時序仿真，及時發(fā)現(xiàn)問題，調(diào)整電路，改進設(shè)計方案。這樣，設(shè)計者不必動手搭接電路、調(diào)試驗證，只需短時間內(nèi)在計算機上操作即可設(shè)計出與實際系統(tǒng)相差無幾的理想電路。而且，F(xiàn)PGA器件采用標(biāo)準(zhǔn)化結(jié)構(gòu)，體積小、集成度高、功耗低、速度快，可無限次反復(fù)編程，因此成為科研產(chǎn)品開發(fā)及其小型化的首選器件，其應(yīng)用極為廣泛。
3.1 FPGA工作原理
FPGA采用了邏輯單元陣列LCA（Logic C
2、ell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸入輸出模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O
3、模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。
3.2 FIR濾波器特點
1）采用FPGA設(shè)計ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。
3）FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。
4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。
5) FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電
4、平兼容。同時，F(xiàn)PGA還存在以下五大優(yōu)勢。
1）性能：利用硬件并行的優(yōu)勢，F(xiàn)PGA打破了順序執(zhí)行的模式，在每個時鐘周期內(nèi)完成更多的處理任務(wù)，超越了數(shù)字信號處理器（DSP）的運算能力。 著名的分析與基準(zhǔn)測試公司BDTI，發(fā)布基準(zhǔn)表明在某些應(yīng)用方面，F(xiàn)PGA每美元的處理能力是DSP解決方案的多倍。2在硬件層面控制輸入和輸出（I/ O）為滿足應(yīng)用需求提供了更快速的響應(yīng)時間和專業(yè)化的功能。
2）上市時間：盡管上市的限制條件越來越多，F(xiàn)PGA技術(shù)仍提供了靈活性和快速原型的能力。 用戶可以測試一個想法或概念，并在硬件中完成驗證，而無需經(jīng)過自定制ASIC設(shè)計漫長的制造過程。3由此用戶就可在數(shù)小時內(nèi)完成逐
5、步的修改并進行FPGA設(shè)計迭代，省去了幾周的時間。 商用現(xiàn)成（COTS）硬件可提供連接至用戶可編程FPGA芯片的不同類型的I/O。 高層次的軟件工具的日益普及降低了學(xué)習(xí)曲線與抽象層，并經(jīng)常提供有用的IP核（預(yù)置功能）來實現(xiàn)高級控制與信號處理。
3）成本：自定制ASIC設(shè)計的非經(jīng)常性工程（NRE）費用遠(yuǎn)遠(yuǎn)超過基于FPGA的硬件解決方案所產(chǎn)生的費用。 ASIC設(shè)計初期的巨大投資表明了原始設(shè)備制造商每年需要運輸數(shù)千種芯片，但更多的最終用戶需要的是自定義硬件功能，從而實現(xiàn)數(shù)十至數(shù)百種系統(tǒng)的開發(fā)。 可編程芯片的特性意味著用戶可以節(jié)省制造成本以及漫長的交貨組裝時間。 系統(tǒng)的需求時時都會發(fā)生改變，但改變F
6、PGA設(shè)計所產(chǎn)生的成本相對ASCI的巨額費用來說是微不足道的。
4）穩(wěn)定性：軟件工具提供了編程環(huán)境，F(xiàn)PGA電路是真正的編程“硬”執(zhí)行過程。 基于處理器的系統(tǒng)往往包含了多個抽象層，可在多個進程之間計劃任務(wù)、共享資源。 驅(qū)動層控制著硬件資源，而操作系統(tǒng)管理內(nèi)存和處理器的帶寬。 對于任何給定的處理器內(nèi)核，一次只能執(zhí)行一個指令，且基于處理器的系統(tǒng)時刻面臨著嚴(yán)格限時的任務(wù)相互取占的風(fēng)險。 而FPGA不使用操作系統(tǒng)，擁有真正的并行執(zhí)行和專注于每一項任務(wù)的確定性硬件，可減少穩(wěn)定性方面出現(xiàn)問題的可能。
5）長期維護：正如上文所提到的， FPGA芯片是現(xiàn)場可升級的，無需重新設(shè)計ASIC所涉及的時間與費用投
7、入。 舉例來說，數(shù)字通信協(xié)議包含了可隨時間改變的規(guī)范，而基于ASIC的接口可能會造成維護和向前兼容方面的困難。 可重新配置的FPGA芯片能夠適應(yīng)未來需要作出的修改。 隨著產(chǎn)品或系統(tǒng)成熟起來，用戶無需花費時間重新設(shè)計硬件或修改電路板布局就能增強功能。
可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。
2、 FIR數(shù)字濾波器實驗結(jié)果
之前的simulink仿真與matlab程序仿真僅僅是證明了算法是正確的，接下來我們需要把這個算法用Verilog HDL語言寫出來，用modelsim仿真程序，用Signaltap II看輸出波形。
該部分的verilog HDL代碼如
8、下：
module FIR (
input clk_1M,
input reset_n,
input [7:0] datain, //ADC的采樣數(shù)據(jù)，無符號
output [7:0] dataout //濾波后給DAC的數(shù)據(jù)
);
parameter signed COEF0 = 12'd3;
parameter signed COEF1 = -12'd2;
parameter signed COEF2 = -12'd11;
parameter signed COEF3 = 12'd23;
parameter signed COEF4
9、 = 12'd17;
parameter signed COEF5 = -12'd100;
parameter signed COEF6 = 12'd61;
parameter signed COEF7 = 12'd520;
parameter signed COEF8 = 12'd520;
parameter signed COEF9 = 12'd61;
parameter signed COEF10 = -12'd100;
parameter signed COEF11 = 12'd17;
parameter signed COEF12 = 12'd23;
paramet
10、er signed COEF13 = -12'd11;
parameter signed COEF14 = -12'd2;
parameter signed COEF15 = 12'd3;
reg signed [8:0] shift_buf0;//第一級延時寄存器
reg signed [8:0] shift_buf1;//第二級延時寄存器
reg signed [8:0] shift_buf2;//第三級延時寄存器
reg signed [8:0] shift_buf3;//第四級延時寄存器
reg signed [8:0
11、] shift_buf4;//第五級延時寄存器
reg signed [8:0] shift_buf5;//第六級延時寄存器
reg signed [8:0] shift_buf6;//第七級延時寄存器
reg signed [8:0] shift_buf7;//第八級延時寄存器
reg signed [8:0] shift_buf8;//第九級延時寄存器
reg signed [8:0] shift_buf9;//第十級延時寄存器
reg signed [8:0] shift_buf10;//第十一級延時寄存
12、器
reg signed [8:0] shift_buf11;//第十二級延時寄存器
reg signed [8:0] shift_buf12;//第十三級延時寄存器
reg signed [8:0] shift_buf13;//第十四級延時寄存器
reg signed [8:0] shift_buf14;//第十五級延時寄存器
reg signed [8:0] shift_buf15;//第十六級延時寄存器
reg signed [9:0] add_0_15;
reg signed [9:0]
13、 add_1_14;
reg signed [9:0] add_2_13;
reg signed [9:0] add_3_12;
reg signed [9:0] add_4_11;
reg signed [9:0] add_5_10;
reg signed [9:0] add_6_9;
reg signed [9:0] add_7_8;
reg signed [21:0] mul1;
reg signed [21:0] mul2;
reg signed [21:0] m
14、ul3;
reg signed [21:0] mul4;
reg signed [21:0] mul5;
reg signed [21:0] mul6;
reg signed [21:0] mul7;
reg signed [21:0] mul8;
reg signed [29:0] add;
always@ (posedge clk_1M or negedge reset_n)
begin
if (!reset_n)
begin
shift_buf0 <= 9'd0;
shift_buf1 <= 9'd0;
shi
15、ft_buf2 <= 9'd0;
shift_buf3 <= 9'd0;
shift_buf4 <= 9'd0;
shift_buf5 <= 9'd0;
shift_buf6 <= 9'd0;
shift_buf7 <= 9'd0;
shift_buf8 <= 9'd0;
shift_buf9 <= 9'd0;
shift_buf10<= 9'd0;
shift_buf11<= 9'd0;
shift_buf12<= 9'd0;
shift_buf13<= 9'd0;
shift_buf14<= 9'd0;
shif
16、t_buf15<= 9'd0;
end
else
begin
shift_buf0 <= {1'b0,datain};
shift_buf1 <= shift_buf0;
shift_buf2 <= shift_buf1;
shift_buf3 <= shift_buf2;
shift_buf4 <= shift_buf3;
shift_buf5 <= shift_buf4;
shift_buf6 <= shift_buf5;
shift_buf7 <= shift_buf6;
shift_buf8 <= shift_buf7
17、;
shift_buf9 <= shift_buf8;
shift_buf10<= shift_buf9;
shift_buf11 <= shift_buf10;
shift_buf12 <= shift_buf11;
shift_buf13 <= shift_buf12;
shift_buf14 <= shift_buf13;
shift_buf15 <= shift_buf14;
end
end
always@ (posedge clk_1M or negedge reset_n)
begin
if (!reset_n)
beg
18、in
add_0_15 <= 10'd0;
add_1_14 <= 10'd0;
add_2_13 <= 10'd0;
add_3_12 <= 10'd0;
add_4_11 <= 10'd0;
add_5_10 <= 10'd0;
add_6_9 <= 10'd0;
add_7_8 <= 10'd0;
end
else
begin
add_0_15 <= shift_buf0 + shift_buf15;
add_1_14 <= shift_buf1 + shift_buf14;
add_2_13 <= shift
19、_buf2 + shift_buf13;
add_3_12 <= shift_buf3 + shift_buf12;
add_4_11 <= shift_buf4 + shift_buf11;
add_5_10 <= shift_buf5 + shift_buf10;
add_6_9 <= shift_buf6 + shift_buf9;
add_7_8 <= shift_buf7 + shift_buf8;
end
end
always@ (posedge clk_1M or negedge reset_n)
begin
if (!reset_n)
20、
begin
mul1 <= 22'd0;
mul2 <= 22'd0;
mul3 <= 22'd0;
mul4 <= 22'd0;
mul5 <= 22'd0;
mul6 <= 22'd0;
mul7 <= 22'd0;
mul8 <= 22'd0;
end
else
begin
mul1 <= COEF0 * add_0_15;
mul2 <= COEF1 * add_1_14;
mul3 <= COEF2 * add_2_13;
mul4 <= COEF3 * add_3_12;
mul5 <=
21、 COEF4 * add_4_11;
mul6 <= COEF5 * add_5_10;
mul7 <= COEF6 * add_6_9;
mul8 <= COEF7 * add_7_8;
end
end
always@ (posedge clk_1M or negedge reset_n)
begin
if (!reset_n)
add <= 30'd0;
else
add <= mul1+mul2+mul3+mul4+mul5+mul6+mul7+mul8;
end
assign dataout = (add >=0) ? add>>1
22、0 :0;
endmodule
同時，通過modelsim來仿真最終的結(jié)果，Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)試提供強有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。
Modelsim軟件中用來編寫代碼的工具是Testbench， Testbench本身可以看做一個模塊或者設(shè)備，和你用戶編寫的模塊進行通信。
23、通過Testbench模塊向待測模塊輸出信號作為激勵，同時接收從待測模塊輸出的信號來查看結(jié)果。
依照上述的Verilog代碼，編寫Testbench，基本代碼如下：
`timescale 1ns/1ps
module FIR_TB;
reg clk_1M;
reg reset_n;
reg [7:0] datain;
reg [7:0] memery[8191:0];
wire [7:0] dataout;
integer j;
FIR u1(
.clk_1M(clk_1M),
.reset_n(reset_n
24、),
.datain(datain),
.dataout(dataout)
);
initial
begin
reset_n=0;
clk_1M=0;
#100
reset_n=1;
end
always #50 clk_1M=~clk_1M;
initial
begin
$readmemh("original.dat",memery);
for(j=0;j<8192;j=j+1)
begin
datain=memery[j];
@(posedge clk_1M);
if (j == 8191)
25、 j=0;
end
end
endmodule
最終仿真出來的波形如下：
圖2.11 仿真結(jié)果
最終的仿真結(jié)果與前面matlab的結(jié)果一樣，這也就驗證了整體方案的成熟度。
3、 總結(jié)與展望
本系統(tǒng)介紹了基于FPGA的FIR數(shù)字濾波器的基本原理以及實現(xiàn)，明確好所需要設(shè)計的FIR數(shù)字濾波器濾波器后，首先對其進行性能需求分析，明確FIR數(shù)字濾波器系統(tǒng)應(yīng)該達到的各種性能指標(biāo)，其次，擬定多種濾波器類型，對這些方案采用Matlab進行仿真，在這個過程中我們有許多的窗函數(shù)選擇和設(shè)計方法選擇，進行綜合分析和比較，選擇出最佳的濾波器類型作為本設(shè)計方案，然后依據(jù)其性能指標(biāo)編寫Mat
26、lab程序，確定二階節(jié)系數(shù)?；蛘咧苯舆M行Verilog語言的編寫。最終結(jié)果顯示，整體系統(tǒng)已經(jīng)正常運行。
4、 參考文獻
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基于FPGA的FIR數(shù)字濾波器設(shè)計和實現(xiàn)自動化專業(yè)
